More Moore技術(shù)的發(fā)展路線預(yù)測

 

與此同時，業(yè)界提出了More Moore、Moore than Moore和Beyond COMS三種方法，來持續(xù)提升芯片性能。在本文中，我們摘譯了IRDS最新版本的IRDS 2020，里面談及More Moore的一些路線預(yù)測，歡迎大家閱讀。

 

 

技術(shù)現(xiàn)狀

 

大部分的半導(dǎo)體器件都是數(shù)字邏輯，那就需要去支持兩種器件類型的技術(shù)平臺：1）高性能邏輯；2）低功耗/高密度邏輯。該技術(shù)平臺的關(guān)鍵考慮因素是速度、功耗、密度和成本。More Moore路線圖為MOSFET的持續(xù)擴(kuò)展提供了一個參考，以保持以更低的功耗和成本改進(jìn)設(shè)備性能的歷史趨勢。

 

所謂“More Moore”，這是一個延續(xù)CMOS的整體思路方法，具體而言就是在器件結(jié)構(gòu)、溝道材料、連接導(dǎo)線、高介質(zhì)金屬柵、架構(gòu)系統(tǒng)、制造工藝等等方面進(jìn)行創(chuàng)新研發(fā)，沿著摩爾定律一路微縮。

 

以下應(yīng)用推動了IRDS中More Moore技術(shù)的需求：

 

?高性能計算——在恒定功率密度（受熱約束）下的更高性能

 

?移動計算——以恒定的功耗（受電池限制）和成本提供更多的性能和功能

 

More Moore技術(shù)的發(fā)展路線預(yù)測

 

?自主感知和計算（IoT）——以減少泄漏（ leakage）和變異性（variability）為目標(biāo)

 

而技術(shù)驅(qū)動因素包括以下重點項目：邏輯技術(shù)（Logic technologies）、基本規(guī)則縮放（Ground rule scaling）、性能助推器（Performance boosters）、性能-功率-尺寸（PPA）縮放（Performance-power-area （PPA） scaling）、3D集成（3D integration）、內(nèi)存技術(shù)（Memory technologies）、DRAM技術(shù)（DRAM technologies）、Flash技術(shù)（Flash technologies）、新興的非易失性內(nèi)存（NVM）技術(shù)（Emerging non-volatile-memory （NVM） technologies）

 

More Moore目標(biāo)是每2——3年為節(jié)點擴(kuò)展帶來PPAC價值：

 

?（P）性能：在標(biāo)度電源電壓下，工作頻率增加15%以上?（P）功率：在給定性能下，每次開關(guān)的能量損耗減少30%以上?（A）面積：減少30%的芯片面積；?（C）成本：晶圓成本增加《30% -縮放裸片成本減少15%。

 

這些標(biāo)度目標(biāo)推動了該行業(yè)的一些重大技術(shù)創(chuàng)新，包括材料和工藝的變化，如 high-κ柵極電介質(zhì)和應(yīng)變增強(qiáng)（strain enhancement），以及在不久的將來，新的架構(gòu)，如柵極全方位（GAA）;替代高遷移率溝道材料和新的3D集成方案，允許異構(gòu)疊加/集成。這些創(chuàng)新將以快速的速度引入，因此及時地理解、建模和實現(xiàn)到制造業(yè)中對行業(yè)來說是至關(guān)重要的。

 

需要注意的是，成本指標(biāo)（減少15%的裸片成本）和市場節(jié)奏（每年都需要推出新產(chǎn)品）在移動產(chǎn)業(yè)中越來越重要。由于應(yīng)用嚴(yán)格要求所有figure-of-merits（FoM）同時滿足，有必要推進(jìn)一個有效的工藝技術(shù)清單，以維持某些設(shè)備架構(gòu)的極限，例如在未來五年推動finFET架構(gòu)。

 

在從一個邏輯世代到另一個邏輯世代的過程中，這種方法還有助于以降低風(fēng)險的方式維持成本。由于多圖形光刻步驟的增加，晶圓加工的成本越來越高，這就變得更加困難。我們還 需要在相同數(shù)量的晶體管上降低15%以上的成本，這只能通過在溝道材料、器件架構(gòu)、接觸工程（contact engineering）和器件隔離方面的新進(jìn)展實現(xiàn)pitch scaling。增加的工藝復(fù)雜性也必須考慮到整個裸片良率。為了補(bǔ)償復(fù)雜性的成本，需要加速設(shè)計效率，進(jìn)一步擴(kuò)大面積，以達(dá)到裸片成本的比例目標(biāo)。

 

在ITRS的系統(tǒng)驅(qū)動技術(shù)工作組的早期工作中也觀察到了這些設(shè)計誘導(dǎo)的縮放因子，它們被用作校準(zhǔn)因子，以匹配行業(yè)的面積縮放趨勢。設(shè)計比例因子（design scaling factor）現(xiàn)在被認(rèn)為是More Moore技術(shù)路線圖的關(guān)鍵元素之一。

 

半導(dǎo)體行業(yè)的目標(biāo)是能夠在降低功耗和成本的情況下繼續(xù)擴(kuò)大技術(shù)的整體性能。器件和最終芯片的性能可以通過許多不同的方式來衡量：更高的速度、更高的密度、更低的功耗、更多的功能，等等。從本質(zhì)上講，dimensional scaling已經(jīng)足以帶來上述的性能優(yōu)點，但現(xiàn)在已經(jīng)不是這樣了。制程、工具和材料性能等，對繼續(xù)擴(kuò)展提出了困難的挑戰(zhàn)。我們在表MM-5和表MM-6中總結(jié)了這些困難的挑戰(zhàn)。這些挑戰(zhàn)分為近期2020-2025年（表MM-5）和長期2026-2034年。

 

晶體管的演進(jìn)

 

在More Moore路線圖中，我們將重點放在了有效的解決方案上，以在縮放的尺寸和縮放的供電電壓下維持性能和功率的縮放?；疽?guī)則縮放（Ground rule scaling ）驅(qū)動裸片成本降低。然而，這種縮放增加了寄生在總負(fù)載中的部分，并在性能和功率縮放中帶來的縮放收益遞減。因此，有必要關(guān)注技術(shù)擴(kuò)展的解決方案，同時擴(kuò)展設(shè)備和互連的寄生。

 

基礎(chǔ)規(guī)則縮放（Ground rule scaling ）還需要使DTCO結(jié)構(gòu)能夠適應(yīng)面積縮小，并收緊限制面積縮放的關(guān)鍵設(shè)計規(guī)則。由于multiple patterning的成本和過程的復(fù)雜性，EUV被用于以較少的制程步驟來解決模式嚴(yán)密的基本規(guī)則。規(guī)劃的基本規(guī)則路線圖和設(shè)備架構(gòu)如表MM-7所示?；疽?guī)則的演化過程如圖MM-2所示。對于不同的代工廠和集成設(shè)備制造商（IDMs）的節(jié)點命名還沒有達(dá)成共識;

 

然而，計劃規(guī)則給出了技術(shù)能力符合PPAC要求的指示?；A(chǔ)規(guī)則（ground rules）中的關(guān)鍵參數(shù)是柵極間距、金屬間距、fin間距和柵極長度，它們是核心邏輯區(qū)域縮放的重要因素。

 

表中使用的首字母縮寫（按外觀順序）：LGAA-lateral gate-all-around-device （GAA）， 3DVLSI-fine-pitch 3D邏輯順序集成。

 

僅按基本規(guī)則縮放（Ground rule scaling ）不足以縮放單元格高度。有必要將設(shè)計比例系數(shù)付諸實踐。例如，標(biāo)準(zhǔn)單元高度將通過縮放標(biāo)準(zhǔn)單元中有源器件的數(shù)量/寬度以及縮放次要規(guī)則（例如尖端到尖端（tip-to-tip）、延伸、P-N分離（P-N separation）和最小面積規(guī)則）來進(jìn)一步減小。

 

類似地，可以通過關(guān)注關(guān)鍵設(shè)計規(guī)則（如邊緣fin的fin端接等）和啟用結(jié)構(gòu)（如有源接觸）來減小標(biāo)準(zhǔn)單元寬度。此外，需要仔細(xì)選擇接觸結(jié)構(gòu)，以降低連接處電流密度增加的風(fēng)險。預(yù)計到2028年，P和N器件可以堆疊在一起，從而進(jìn)一步降低成本。

 

在我們看來，2031年以后，就沒有二維微縮的空間了，使用順序/堆疊集成方法的電路和系統(tǒng)的三維超大規(guī)模集成（VLSI）將是必要的。這是由于沒有接觸放置（contactplacement ）的空間，以及由于gate pitch scaling和metal pitch scaling而導(dǎo)致性能惡化。

 

據(jù)預(yù)測，由于靜電效應(yīng)的惡化，物理溝道長度將在12nm左右飽和，而gate pitch將在38nm處飽和，以便為器件接觸預(yù)留足夠的寬度（~14nm），提供可接受的寄生。3D VLSI期望為目標(biāo)節(jié)點帶來PPAC增益，并為異構(gòu)和/或混合集成鋪平道路。

 

在130nm節(jié)點出現(xiàn)之前的最初幾年，晶體管遵循著Dennard scaling，其中等效氧化物厚度（EOT）、晶體管柵極長度（Lg）和晶體管寬度（W）均采用常數(shù)因子進(jìn)行微縮，以便在恒定功率密度下提供延遲改善。

 

目前，有許多輸入?yún)?shù)可以改變，而輸出參數(shù)是這些輸入?yún)?shù)的復(fù)雜函數(shù)?？砂l(fā)現(xiàn)其它組投射的參數(shù)值（即，不同的縮放場景）來實現(xiàn)相同的目標(biāo)。為了維持低電壓下的定標(biāo)，近年來的定標(biāo)主要集中在提高性能的其他解決方案上，如在溝道中引入應(yīng)變、應(yīng)力助推器、high-κ金屬柵、降低接觸電阻和改善靜電。所有這些都是為了補(bǔ)償柵極驅(qū)動損耗的同時，還滿足高性能移動應(yīng)用所需要的低電源電壓。

 

FinFET仍然是關(guān)鍵的晶體管架構(gòu)，目前看來他們還可以持續(xù)擴(kuò)展到2025年。ctrostatics和findepopulation仍然是改善性能的兩種有效解決方案。寄生改進(jìn)（Parasitics improvement）預(yù)計將繼續(xù)作為性能改進(jìn)的主要手段，作為收緊設(shè)計規(guī)則的結(jié)果。預(yù)計寄生（ parasitics ）將繼續(xù)作為關(guān)鍵路徑性能的主導(dǎo)項。

 

為了降低供電電壓，未來的晶體管必須過渡到如橫向 nanosheets這樣的GAA結(jié)構(gòu)，以維持柵極驅(qū)動改進(jìn)的靜電學(xué)。橫向GAA結(jié)構(gòu)最終將演變?yōu)榕c垂直GAA結(jié)構(gòu)的混合形式，以彌補(bǔ)由于在更緊密的pitches上增加寄生以及特殊SoC功能（如內(nèi)存選擇器）所造成的性能損失。

 

順序集成（Sequential integration）將允許采用單片3D （monolithic 3D）集成在彼此之上進(jìn)行堆疊。微縮的焦點則將從單線程性能提升轉(zhuǎn)移到功耗降低，然后發(fā)展到高度并行的3D架構(gòu)，允許低Vdd操作和更多的功能嵌入到單位立方體體積中。

 

雖然設(shè)備架構(gòu)正在發(fā)生變化，但后續(xù)的模塊預(yù)計也將發(fā)展。這些可能包括：

 

1.起始襯底，如Si到絕緣體體上硅（SOI）和SRA（strain-relaxation-buffer）;2.從Si到SiGe、Ge、IIIV的溝道材料演變;3.接觸模塊從硅化物演變?yōu)樘峁└托ぬ鼗韪舾叨龋⊿BH）的新型材料，并采用包裹式接觸集成方案來增加接觸表面積。

 

正如前面提到的，finFET可能可能會維持到2025年。到2022年以后，橫向GAA晶體管的過渡預(yù)計將開始，并可能包括縱向GAA設(shè)備的混合形式與橫向GAA，潛在的3D混合memory-on-logic應(yīng)用。這種情況是由于fin寬度縮放和接觸寬度的限制。

 

Parasitic capacitance penalty， Weff（effective drive width ）和RMG9（replacement metal gate ）集成對GAA的應(yīng)用構(gòu)成了挑戰(zhàn)。一個折衷的解決方案可能是EGAA（electrically GAA）架構(gòu)，它大大減少寄生電容，并增加有效寬度，以帶來更好的短溝道控制和更強(qiáng)的驅(qū)動。晶體管架構(gòu)的演進(jìn)規(guī)劃如圖MM-5和圖MM-5所示。

 

體硅仍將是主流襯底，而絕緣體上硅（SOI）和SRB將分別用于支持更好的隔離（例如，射頻集成）和無缺陷集成的高遷移率溝道。

 

我們知道，像Ge和III-V族材料這樣的高遷移率材料在通過增加一個數(shù)量級的固有遷移率來增加驅(qū)動電流方面帶來了希望。隨著柵極長度的縮放，由于速度飽和，遷移率對漏極電流的影響變得有限。

 

另一方面，當(dāng)柵極長度進(jìn)一步縮小時，載流子傳輸變成了ballistic。這使得載流子的速度（也稱為“注入速度”）隨著移動性的增加而導(dǎo)致漏極電流的增加。然而，對于高遷移率器件，低有效質(zhì)量（low effective mass）實際上會在較高的供電電壓下產(chǎn)生高的隧穿電流。這可能會降低III-V器件在短溝道工作函數(shù)調(diào)諧后的有效性能（例如，閾值電壓增加），以降低漏電流（Ioff），以補(bǔ)償隧穿電流。

 

高遷移率溝道需要考慮的另一個問題是較低的態(tài)密度（ lower density of states）。電流與溝道中的漂移速度和載流子濃度的乘積成正比。這就需要正確選擇柵極長度（Lg）、電源電壓（Vdd）和器件結(jié)構(gòu)，以最大化這一乘積，而這些參數(shù)的選擇將因所使用的溝道材料類型不同而不同。這一切都需要整體解決。

 

很可能，高移動性溝道將用于連續(xù)集成，以協(xié)同集成高速IOs、RF（如5G及以上）和photonics協(xié)集成。

 

在過去十年中，應(yīng)變工程（Strain engineering）已被用作最有效的解決方案之一，如32nm節(jié)點和早期的所示。然而，這些壓力源的影響可能不能直觀地推進(jìn)到新的節(jié)點上。隨著柵極間距的縮小，源漏外延（S/D EPI）接觸和SRB上的SiGe仍然是高遷移率溝道材料的兩倍以上的遷移率的有效助推器。工程師們在使用SRB的7nm CMOS平臺上成功地演示了PMOS的SiGe溝道和NMOS的應(yīng)變Si溝道。

 

另一方面，SRB或S/D應(yīng)力源可能對垂直器件中的溝道應(yīng)力產(chǎn)生不起作用。其他應(yīng)變工程技術(shù)還包括gate stressor 和ground plane stressors。

 

互聯(lián)和3D異構(gòu)集成

 

對于芯片的未來，互聯(lián)也是一個重要方面，而互連最困難的挑戰(zhàn)是引入滿足導(dǎo)線導(dǎo)電性要求、降低介電常數(shù)和滿足可靠性要求的新材料。對于導(dǎo)電性，必須減小尺寸效應(yīng)對互連結(jié)構(gòu)的影響。尺寸控制是當(dāng)今和未來幾代互連技術(shù)面臨的一個關(guān)鍵挑戰(zhàn)，由此產(chǎn)生的刻蝕難題是在 low-κ介電材料中形成精確的溝道和通孔結(jié)構(gòu)，以減少阻容（RC）的變化。

 

為了獲得最大的性能，互連結(jié)構(gòu)不能容忍剖面的變化而不產(chǎn)生不希望的RC退化。這些尺寸控制要求對測量高深寬比結(jié)構(gòu)的高通量成像計量提出了新的要求。新的計量技術(shù)也需要在線監(jiān)測附著力和缺陷。更大的晶圓和限制測試晶圓的需要將推動更多的現(xiàn)場過程控制技術(shù)的采用。表MM-12突出并區(qū)分了最主要的挑戰(zhàn)，表MM-13顯示了互連擴(kuò)展路線圖。

 

至少到2025年，銅（Cu）預(yù)計仍將是互連金屬的首選解決方案，而非銅溶液（例如Co和Ru）預(yù)計將用于本地互連（M0）。另一方面，由于電遷移的限制，局部互連（middle-of-line：MOL））、M1和Mx水平將使用如鈷（Co）這樣的非銅方案，特別是對于通孔，因為它有更好的集成窗口來填充狹窄的溝槽，同時它在縮放尺寸上有比銅更低的電阻。

 

銅布線、線阻擋材料必須防止銅擴(kuò)散到鄰近的介電介質(zhì)中，但也必須與銅形成合適的、高質(zhì)量的界面，以限制空位擴(kuò)散，并實現(xiàn)可接受的電遷移壽命。Ta（N）是一個知名的行業(yè)解決方案。Mn（N）在近年來也受到了人們的高度關(guān)注。對于新型材料，SAMs（self-assembled monolayers）則是候選材料之一。

 

同時，3D異構(gòu)集成也成為大家關(guān)注的一個方向。

 

眾所周知，每一代的邏輯節(jié)點都需要為其添加新的函數(shù)，以保持單價不變（以保持利潤率）。由于以下挑戰(zhàn)，這變得更加困難：

 

?留在板上/系統(tǒng)上的協(xié)同集成功能更少?每個功能專用的異構(gòu)核心和每個專用核心所需的專用性能改進(jìn)需求?封裝外存儲器與邏輯協(xié)同集成成本高，技術(shù)與基線CMOS不兼容（可能需要晶圓/芯片級堆疊）

 

到目前為止，裸片成本的降低是通過柵極間距（gate pitch）、金屬間距（metal pitch）和單元高度（cell height）的同步縮放實現(xiàn)的。預(yù)計這種情況將持續(xù)到2028年。在單元和物理設(shè)計中，三維器件（如finFET和橫向GAA）和DTCO結(jié)構(gòu)可能會追求單元高度縮放。然而，這種微縮途徑預(yù)計將面臨更大的挑戰(zhàn)，因為電氣/系統(tǒng)效益的減少，以及SoC水平上面積減少的減少。

 

因此，有必要尋求3D集成的，例如器件對器件堆疊（device-over-device stacking）、精細(xì)間距層轉(zhuǎn)移（fine-pitch layer transfer）和/或monolithic 3D（或sequential integration）。這些追求將保持系統(tǒng)性能和功率增益，同時潛在地保持成本優(yōu)勢，例如在其他地方處理昂貴的非縮放組件，并使用最適合每層功能的技術(shù)。

 

3DVLSI可以在門級或晶體管級布線。3DVLSI提供了堆疊層的可能性，實現(xiàn)了層級別的高密度接觸（每平方毫米高達(dá)幾百萬個過孔）。柵極級的分區(qū)允許由于導(dǎo)線長度減少而獲得IC性能增益，同時通過將nFET堆疊在pFET上（或相反）在晶體管級別進(jìn)行分區(qū)，實現(xiàn)兩種類型晶體管的獨立優(yōu)化（定制實現(xiàn)溝道材料/襯底定向/溝道和提高的源極/漏極應(yīng)變等），同時與平面共集成相比降低工藝復(fù)雜度，例如在SiGe pFET上方堆疊III-V nFET。

 

這些高遷移率晶體管非常適合3DVLSI，因為它們的工藝溫度很低。具有高接觸密度的3DVLSI還可以實現(xiàn)與高密度3D過孔進(jìn)行異質(zhì)共集成的應(yīng)用，例如用于氣體傳感的CMOS的NEMS或高度小型化的成像器。集成器件對器件堆疊（例如P器件對N器件）以解耦溝道工程（例如用于PMOS的Ge溝道）以獲得更好的性能是一個巨大的發(fā)展勢頭。

 

為了解決從2D到3DVLSI的過渡，路線圖中預(yù)測了以下幾代：

 

（1）Die-to-wafer和wafer-to-wafer 堆疊：

 

方法：細(xì)間距（Fine-pitch）介質(zhì)/混合鍵合和/或倒裝芯片組裝

 

機(jī)會：減少系統(tǒng)上的材料清單、異構(gòu)集成、邏輯上的高帶寬和低延遲內(nèi)存

 

挑戰(zhàn)：設(shè)計/架構(gòu)劃分

 

（2）設(shè)備對設(shè)備（例如P-over-N堆疊）

 

方法：順序集成

 

機(jī)會：減少標(biāo)準(zhǔn)單元和/或位單元的2D占用空間

 

挑戰(zhàn)：最小化互連開銷是N&P之間實現(xiàn)低成本的關(guān)鍵

 

（3）添加邏輯3D SRAM和/或MRAM堆棧（嵌入式/堆疊）

 

方法：順序集成和/或晶圓轉(zhuǎn)移

 

機(jī)會：2D區(qū)域增益，邏輯和內(nèi)存之間更好的連接，使系統(tǒng)延遲增益。

 

挑戰(zhàn)：如果使用堆疊方法，則解決較低層互連的熱預(yù)算，重新審視緩存層次結(jié)構(gòu)和應(yīng)用程序需求、電源和時鐘分布

 

（4）添加模擬和I/O方法：順序集成和/或晶圓傳輸

 

機(jī)遇：給予設(shè)計者更多的自由，并允許集成高移動性溝道，將非微縮組件推到另一層，IP復(fù)用，可擴(kuò)展性

 

挑戰(zhàn)：熱預(yù)算、可靠性要求、電源和時鐘分配

 

（5）True-3D超大規(guī)模集成電路：集群功能堆棧

 

方法：順序集成和/或晶圓片轉(zhuǎn)移

 

機(jī)會：互補(bǔ)功能，而不是CMOS替代，如神經(jīng)形態(tài)，高帶寬內(nèi)存或純邏輯應(yīng)用納入新的數(shù)據(jù)流方案有利于3D連接。應(yīng)用實例包括神經(jīng)形態(tài)結(jié)構(gòu)中的圖像識別，寬io傳感器接口（例如，DNA測序，分子分析），以及高度并行的內(nèi)存邏輯計算。

 

挑戰(zhàn)：架構(gòu)應(yīng)用程序，在低能量、低頻率和高度并行接口可以利用，映射應(yīng)用到非馮·諾伊曼架構(gòu)。

 

More Moore縮放需要增加金屬化層的數(shù)量，因此，如果在patterning技術(shù)上沒有進(jìn)步，就需要增加mask。預(yù)計從193i光刻到EUV的過渡將可能拯救mask。然而，由于對金屬化和用于3D集成的FEOL）和MOL集成的重復(fù)掩模的需求增加，掩模數(shù)量預(yù)計將在2031年后上升。這反過來會增加過程的復(fù)雜性，從而增加缺陷（D0）需求。2034年所需的D0水平預(yù)計將減少2.2倍，以保持80mm 2 移動裸片（表MM-15）的良率在控制之下。

 

存儲技術(shù)也要齊頭并進(jìn)

 

CMOS邏輯和存儲器共同構(gòu)成了半導(dǎo)體器件生產(chǎn)的主要部分。在探討完邏輯器件之后，我們需要考慮存儲器。

 

正如大家所熟知，存儲器的類型有DRAM和非易失性存儲器（NVM）。我們重點放在商品化的、獨立的芯片上，因為這些芯片傾向于驅(qū)動存儲器技術(shù)。然而，嵌入式存儲芯片預(yù)計將遵循與商品存儲芯片相同的趨勢，通常有一定的時滯。對于DRAM和NVM，都考慮了詳細(xì)的技術(shù)要求和潛在的解決方案。

 

對于DRAM，主要目標(biāo)是繼續(xù)微縮1T-1C單元的占用空間，達(dá)到4F2的實際限制。挑戰(zhàn)是垂直晶體管結(jié)構(gòu)，high-κ電介質(zhì)提高電容密度，同時保持低泄漏。從當(dāng)前的技術(shù)看來，DRAM的技術(shù)要求隨著微縮而變得越來越困難。近年來，DRAM中引入了許多新技術(shù)，如193 nm ArF浸沒式高鈉光刻技術(shù)，包括Fin型晶體管在內(nèi)的改進(jìn)cell的FET技術(shù)，buried word line和cell FET等技術(shù)。

 

由于DRAM存儲電容在物理尺寸上變得越來越小，EOT（equivalent oxide thickness）必須急劇下降，以保持足夠的存儲電容。為了測量EOT，需要具有較高的相對介電常數(shù)（κ）的介質(zhì)材料。因此，我們采用MIM（metal-insulator-metal ）電容器，選用high-κ （ZrO2/Al2O/ZrO2）材料。這種材料的發(fā)展和改進(jìn)一直持續(xù)到20nm HP和超high-κ （perovskite κ > 50 ~ 100）材料的釋放。此外，high-κ絕緣子的物理厚度應(yīng)按比例縮小，以適應(yīng)最小特征尺寸。因此，電容器的三維結(jié)構(gòu)將由圓柱形變?yōu)橹鶢睢?/div>