淺談層疊設(shè)計(jì)的關(guān)鍵要點(diǎn)

1、 層疊設(shè)計(jì)的最后一個(gè)層次
第3層次，不僅同時(shí)提供阻抗需求表以及層疊設(shè)計(jì)表，同時(shí)還要詳細(xì)指定每一層的材料型號(hào)。比如銅箔是采用RTF銅箔還是VLP銅箔，1-2層之間是使用2張1080，RC含量為XX。2-3層之間是Core芯板，是XX型號(hào)，等等。如下圖所示：

有人會(huì)問：為什么要詳細(xì)到這個(gè)程度？我又不是板廠的ME工程師！
這個(gè)層次不是所有的項(xiàng)目都需要達(dá)到的，一般是推薦10G Bps+的系統(tǒng)，采用了低損耗板材或者超低損耗板材的時(shí)候，由于材料對(duì)信號(hào)的影響變得更加顯著，需要關(guān)注到銅箔的粗糙度以及玻璃纖維布的編制效應(yīng)等。
2、 層疊設(shè)計(jì)的關(guān)鍵要點(diǎn)
所以，層疊設(shè)計(jì)的第一個(gè)關(guān)鍵要點(diǎn)其實(shí)已經(jīng)揭示答案了：要了解板材的基本知識(shí)。
其實(shí)就算是上文提到的阻抗控制設(shè)計(jì)的第2層次，雖然不用制定銅箔及玻纖布型號(hào)，但是也需要了解材料的基本知識(shí)，知道Core芯板一般都有哪些厚度，知道什么是3313、2116……以及不同型號(hào)玻纖布的DK、DF參數(shù)等。
下面來看一下TU872 SLK的詳細(xì)Datasheet，在1G Hz的時(shí)候，不同型號(hào)的芯片，DK可以從3.48到4.0。這么大的差異，對(duì)我們阻抗計(jì)算以及仿真都會(huì)帶來影響，不能忽視。

那層疊設(shè)計(jì)還有其他哪些關(guān)鍵要點(diǎn)呢？
信號(hào)回流與參考平面
布線層數(shù)規(guī)劃
電源、地層數(shù)的規(guī)劃
層間串?dāng)_以及雙帶線的設(shè)計(jì)
跨分割的影響，如何考慮信號(hào)跨分割