高速PCB設(shè)計(jì)中的串?dāng)_分析與控制_高都電子PCB技術(shù)中心_pcb

　　物理分析與驗(yàn)證對(duì)于確保復(fù)雜、高速PCB板級(jí)和系統(tǒng)級(jí)設(shè)計(jì)的成功起到越來(lái)越關(guān)鍵的作用。本文將介紹在信號(hào)完整性分析中抑制和改善信號(hào)串?dāng)_的方法，以及電氣規(guī)則驅(qū)動(dòng)的高速PCB布線技術(shù)實(shí)現(xiàn)信號(hào)串?dāng)_控制的設(shè)計(jì)策略。

當(dāng)前，日漸精細(xì)的半導(dǎo)體工藝使得晶體管尺寸越來(lái)越小，因而器件的信號(hào)跳變沿也就越來(lái)越快，從而導(dǎo)致高速數(shù)字電路系統(tǒng)設(shè)計(jì)領(lǐng)域信號(hào)完整性問(wèn)題以及電磁兼容性方面的問(wèn)題日趨嚴(yán)重。信號(hào)完整性問(wèn)題主要包括傳輸線效應(yīng)，如反射、時(shí)延、振鈴、信號(hào)的過(guò)沖與下沖以及信號(hào)之間的串?dāng)_等，其中信號(hào)串?dāng)_最為復(fù)雜，涉及因素多、計(jì)算復(fù)雜而難以控制。所以今天的電子產(chǎn)品設(shè)計(jì)迫切需要區(qū)別于傳統(tǒng)設(shè)計(jì)環(huán)境、設(shè)計(jì)流程和設(shè)計(jì)方法的全新思路、流程、方法和技術(shù)。

　　EDA技術(shù)已經(jīng)研發(fā)出一整套高速PCB和電路板級(jí)系統(tǒng)的設(shè)計(jì)分析工具和方法學(xué)，這些技術(shù)涵蓋高速電路設(shè)計(jì)分析的方方面面：靜態(tài)時(shí)序分析、信號(hào)完整性分析、EMI/EMC設(shè)計(jì)、地彈反射分析、功率分析以及高速布線器。同時(shí)還包括信號(hào)完整性驗(yàn)證和Sign-Off，設(shè)計(jì)空間探測(cè)、互聯(lián)規(guī)劃、電氣規(guī)則約束的互聯(lián)綜合，以及專家系統(tǒng)等技術(shù)方法的提出也為高效率更好地解決信號(hào)完整性問(wèn)題提供了可能。信號(hào)完整性分析與設(shè)計(jì)是最重要的高速PCB板級(jí)和系統(tǒng)級(jí)分析與設(shè)計(jì)手段，在硬件電路設(shè)計(jì)中扮演著越來(lái)越重要的作用，這里將討論信號(hào)完整性問(wèn)題中的信號(hào)串?dāng)_。

　　串?dāng)_解決方案

　　信號(hào)之間由于電磁場(chǎng)的相互耦合而產(chǎn)生的不期望的噪聲電壓信號(hào)稱為信號(hào)串?dāng)_。串?dāng)_超出一定的值將可能引發(fā)電路誤動(dòng)作從而導(dǎo)致系統(tǒng)無(wú)法正常工作。解決串?dāng)_問(wèn)題問(wèn)題可以從以下幾個(gè)方面考慮：

　　a. 在可能的情況下降低信號(hào)沿的變換速率

　　通常在器件選型的時(shí)候，在滿足設(shè)計(jì)規(guī)范的同時(shí)盡量選擇慢速的器件，并且避免不同種類的信號(hào)混合使用，因?yàn)榭焖僮儞Q的信號(hào)對(duì)慢變換的信號(hào)有潛在的串?dāng)_危險(xiǎn)。

　　b. 采用屏蔽措施

　　為高速信號(hào)提供包地是解決串?dāng)_問(wèn)題的一個(gè)有效途徑。然而，包地會(huì)導(dǎo)致布線量增加，使原本有限的布線區(qū)域更加擁擠。另外，地線屏蔽要達(dá)到預(yù)期目的，地線上接地點(diǎn)間距很關(guān)鍵，一般小于信號(hào)變化沿長(zhǎng)度的兩倍。同時(shí)地線也會(huì)增大信號(hào)的分布電容，使傳輸線阻抗增大，信號(hào)沿變緩。

　　c. 合理設(shè)置層和布線

　　合理設(shè)置布線層和布線間距，減小并行信號(hào)長(zhǎng)度，縮短信號(hào)層與平面層的間距，增大信號(hào)線間距，減小并行信號(hào)線長(zhǎng)度（在關(guān)鍵長(zhǎng)度范圍內(nèi)），這些措施都可以有效減小串?dāng)_。

　　d. 設(shè)置不同的布線層

　　為不同速率的信號(hào)設(shè)置不同的布線層，并合理設(shè)置平面層，也是解決串?dāng)_的好方法。

　　e. 阻抗匹配

　　如果傳輸線近端或遠(yuǎn)端終端阻抗與傳輸線阻抗匹配，也可以大大減小串?dāng)_的幅度。

　　串?dāng)_分析的目的是為了在PCB實(shí)現(xiàn)中迅速地發(fā)現(xiàn)、定位和解決串?dāng)_問(wèn)題。一般的仿真工具與環(huán)境中仿真分析與PCB布線環(huán)境互相獨(dú)立，布線結(jié)束后進(jìn)行串?dāng)_分析，得到串?dāng)_分析報(bào)告，推導(dǎo)出新的布線規(guī)則并且重新布線，再分析修正，這樣設(shè)計(jì)的反復(fù)比較多。

　　通過(guò)仿真分析可以看到，實(shí)際的串?dāng)_結(jié)果都不相同，并且差距很大。因此，一個(gè)好的工具應(yīng)該不僅能夠分析串?dāng)_，并且能夠應(yīng)用串?dāng)_規(guī)則進(jìn)行布線。另外，一般的布線工具僅限于物理規(guī)則驅(qū)動(dòng)，對(duì)控制串?dāng)_的布線只能通過(guò)設(shè)定線寬和線間距，以及最大并行走線長(zhǎng)度等物理規(guī)則來(lái)約束。采用信號(hào)完整性分析和設(shè)計(jì)工具集ICX可以支持真正意義上的電氣規(guī)則驅(qū)動(dòng)布線，其仿真分析和布線在一個(gè)環(huán)境下完成，在仿真時(shí)可以設(shè)定電氣規(guī)則和物理規(guī)則，在布線的同時(shí)自動(dòng)計(jì)算過(guò)沖、串?dāng)_等信號(hào)完整性要素，并根據(jù)計(jì)算的結(jié)果自動(dòng)修正布線。這樣的布線速度快，而且真正符合實(shí)際的電氣性能要求。

　　串?dāng)_控制的信號(hào)完整性設(shè)計(jì) 

　　高速PCB設(shè)計(jì)規(guī)則通常分兩種：物理規(guī)則和電氣規(guī)則。所謂物理規(guī)則是指設(shè)計(jì)工程師指定基于物理尺寸的某些設(shè)計(jì)規(guī)則，比如線寬為4Mil，線與線之間的間距為4Mil，平行走線長(zhǎng)度為4Mil等。而電氣規(guī)則是指有關(guān)電特性或者電性能方面的設(shè)計(jì)規(guī)則，如布線延時(shí)控制在1ns到2ns之間，某一個(gè)PCB線上的串?dāng)_總量小于70mV等等。

　　定義清楚了物理規(guī)則和電氣規(guī)則就可以進(jìn)一步探討高速布線器。目前市場(chǎng)上基于物理規(guī)則（物理規(guī)則驅(qū)動(dòng)）的高速布線器有AutoActive RE布線器、CCT布線器、BlazeRouter布線器和Router Editor布線器，實(shí)際上這些布線器都是物理規(guī)則驅(qū)動(dòng)的自動(dòng)布線器，也就是說(shuō)這些布線器只能夠自動(dòng)滿足設(shè)計(jì)工程師指定的物理尺寸方面的要求，而并不能夠直接受高速電氣規(guī)則所驅(qū)動(dòng)。

電氣規(guī)則直接驅(qū)動(dòng)的高速布線器對(duì)于確保高速設(shè)計(jì)信號(hào)完整性來(lái)說(shuō)非常重要，設(shè)計(jì)工程師總是最先得到電氣規(guī)則而且設(shè)計(jì)規(guī)范也是電氣規(guī)則，換句話說(shuō)我們的設(shè)計(jì)最終必須滿足的是電氣規(guī)則而不是物理規(guī)則，最終的物理設(shè)計(jì)實(shí)現(xiàn)滿足設(shè)計(jì)的電氣規(guī)則要求才是最本質(zhì)的。物理規(guī)則僅僅是元器件廠商或者是設(shè)計(jì)工程師自己對(duì)電氣規(guī)則作的一種轉(zhuǎn)換，我們總是期望這種轉(zhuǎn)換是對(duì)等的,是一一對(duì)應(yīng)的。而實(shí)際情況并非如此。

　　以采用LVDS芯片來(lái)完成高速率（高達(dá)777.76Mbps）、長(zhǎng)距離（長(zhǎng)達(dá)100M）的數(shù)據(jù)傳輸為例，由于LVDS技術(shù)的信號(hào)擺幅是350mV，那么通常的設(shè)計(jì)規(guī)范總是要求信號(hào)線上總的串?dāng)_值應(yīng)該小于等于信號(hào)擺幅的20%，也就是串?dāng)_的總量最大為350mV×20%=70mV，這就是電氣規(guī)則，其中20%的百分比取決于LVDS的噪聲容限，可以從參考手冊(cè)上獲得。

　　對(duì)于IS_Synthesizer來(lái)說(shuō)，設(shè)計(jì)工程師只要指定該LVDS信號(hào)線上的串?dāng)_值大小，布線時(shí)就能夠自動(dòng)調(diào)整和細(xì)化來(lái)確保滿足電性能方面的要求，在布線過(guò)程中會(huì)自動(dòng)考慮周圍所有信號(hào)線對(duì)該LVDS信號(hào)的影響。而對(duì)基于物理規(guī)則驅(qū)動(dòng)的布線器來(lái)說(shuō)，首先需要進(jìn)行一些假想的分析和考慮，設(shè)計(jì)工程師總是認(rèn)為信號(hào)之間的串?dāng)_僅僅取決于平行信號(hào)之間并行走線的長(zhǎng)度，所以可以在高速電路設(shè)計(jì)的前端環(huán)境中做一些假想的分析，比如可以假定并行走線的長(zhǎng)度是2.5mil，然后分析它們之間的串?dāng)_，這個(gè)值可能并不是70mV，但是可以根據(jù)得到的結(jié)論來(lái)進(jìn)一步調(diào)整并行走線的長(zhǎng)度，假如恰好當(dāng)并行走線的長(zhǎng)度是某一個(gè)確定的值如7mil時(shí)信號(hào)之間的串?dāng)_值基本上就是70mV，那么設(shè)計(jì)工程師就認(rèn)為只要保證差分線對(duì)并行走線的長(zhǎng)度控制在7mil范圍以內(nèi)就能夠滿足這樣的電氣特性要求（信號(hào)串?dāng)_值控制在70mV以內(nèi)），于是在實(shí)際的物理PCB布局布線時(shí)設(shè)計(jì)工程師就得到了這樣一個(gè)高速PCB設(shè)計(jì)的物理規(guī)則，常規(guī)的高速布線器都可以確保滿足這種物理尺寸方面的要求。

這里會(huì)存在兩個(gè)問(wèn)題：首先，規(guī)則的轉(zhuǎn)換并不等同，首先信號(hào)之間的串?dāng)_并非唯一由并行信號(hào)之間走線的長(zhǎng)度來(lái)決定，還取決于信號(hào)的流向、并行線段所處的位置，以及有無(wú)匹配等多種因素，而這些因素可能很難預(yù)料，甚至不可能在實(shí)際的物理實(shí)現(xiàn)之前充分地進(jìn)行考慮。所以經(jīng)過(guò)這樣的轉(zhuǎn)換之后，并不能夠確保在滿足這些物理規(guī)則的情況下，同時(shí)能夠滿足原始的電氣規(guī)則。這也是為什么上述的這些高速布線器在滿足規(guī)則的情況下，PCB系統(tǒng)仍然不能正常工作的很重要的一個(gè)原因。其次，在這些規(guī)則轉(zhuǎn)換時(shí)幾乎不可能同時(shí)考慮多方面的影響，如在考慮信號(hào)串?dāng)_時(shí)很難同時(shí)考慮到周圍所有相關(guān)信號(hào)線的影響。這兩方面的情況就決定了基于物理規(guī)則的高速布線器在高速、高復(fù)雜度的PCB系統(tǒng)設(shè)計(jì)中將存在很大的問(wèn)題，而真正基電氣規(guī)則驅(qū)動(dòng)的高速PCB布線器就較好地解決了這方面的問(wèn)題。

　　本文小結(jié)

　　高速PCB板級(jí)、系統(tǒng)級(jí)設(shè)計(jì)是一個(gè)復(fù)雜的過(guò)程，包括信號(hào)串?dāng)_在內(nèi)的信號(hào)完整性問(wèn)題帶來(lái)設(shè)計(jì)觀念、設(shè)計(jì)思路、設(shè)計(jì)流程以及設(shè)計(jì)手段的變革。確保在高速系統(tǒng)設(shè)計(jì)中迅速發(fā)現(xiàn)問(wèn)題、解決問(wèn)題，并且指導(dǎo)在新的設(shè)計(jì)中預(yù)防問(wèn)題的出現(xiàn)已經(jīng)成為今天高速系統(tǒng)設(shè)計(jì)的主流。