高速高密度PCB設(shè)計(jì)的關(guān)鍵技術(shù)與進(jìn)展_高都電子PCB技術(shù)中心

高速高密度已逐步成為許多現(xiàn)代電子產(chǎn)品的顯著發(fā)展趨勢之一,高速高密度PCB設(shè)計(jì)技術(shù)即成為一個(gè)重要的研究領(lǐng)域。
　　

與傳統(tǒng)的PCB設(shè)計(jì)相比,高速高密度PCB設(shè)計(jì)有若干關(guān)鍵技術(shù)問題,需要開發(fā)新的設(shè)計(jì)技術(shù),有很多理論問題和技術(shù)問題尚待深入研究。同時(shí),對高速高密度PCB要求越來越高,使高速高密度PCB設(shè)計(jì)不斷面臨新的問題;大量相關(guān)研究成果的不斷出現(xiàn),推動(dòng)高速高密度PCB設(shè)計(jì)技術(shù)不斷發(fā)展。本文介紹高速高密度PCB設(shè)計(jì)的關(guān)鍵技術(shù)問題(信號完整性、電源完整性、EMC /EM I和熱分析)和相關(guān)EDA技術(shù)的新進(jìn)展,討論高速高密度PCB設(shè)計(jì)的幾種重要趨勢。
　　
        關(guān)鍵技術(shù)問題
　　

高速高密度PCB設(shè)計(jì)的關(guān)鍵技術(shù)問題主要有信號完整性( signal integrity, SI) 、電源完整性(power integrity, P I) 、EMC /EM I和熱分析。
　　
        信號完整性
　　

信號完整性主要指信號在信號線上傳輸?shù)馁|(zhì)量1當(dāng)電路信號能以要求的時(shí)序( timing) 、持續(xù)時(shí)間和電壓幅值到達(dá)接收芯片的引腳時(shí),該電路就有好的信號完整性。當(dāng)信號不能正常響應(yīng)或信號質(zhì)量不能使系統(tǒng)長期穩(wěn)定工作時(shí),就出現(xiàn)了信號完整性問題。信號完整性問題主要表現(xiàn)為:延遲、反射、過沖、振鈴、串?dāng)_、時(shí)序、同步切換噪聲、EM I等。
　　

信號完整性問題將直接導(dǎo)致信號失真、時(shí)序錯(cuò)誤,以及產(chǎn)生錯(cuò)誤的數(shù)據(jù)、地址和控制信號,從而造成系統(tǒng)出錯(cuò)甚至癱瘓。通常,對數(shù)字芯片而言,高于V IH的電平是邏輯1,低于V IL的電平是邏輯0,在VIL ～VIH之間的電平是不確定狀態(tài)。對于有振鈴的數(shù)字信號,當(dāng)振蕩電平進(jìn)入VIL ～VIH的不確定區(qū)時(shí),就可能引起邏輯錯(cuò)誤。數(shù)字信號的傳輸必須有正確的時(shí)序。一般的數(shù)字芯片都要求數(shù)據(jù)必須在時(shí)鐘觸發(fā)沿的tsetup前就要穩(wěn)定,才能保證邏輯的時(shí)序正確。信號傳輸延遲的時(shí)間太長,則可能在時(shí)鐘的上升沿或下降沿處接收不到正確的邏輯,從而引起時(shí)序錯(cuò)誤。
　　

引起信號完整性問題的原因較復(fù)雜,元器件的參數(shù)、PCB的參數(shù)、元器件在PCB上的布局、高速信號的布線等都是影響信號完整性的重要因素。信號完整性是個(gè)系統(tǒng)問題,研究和解決信號完整性問題必須用系統(tǒng)的觀點(diǎn)。
　　

相對而言,人們對信號完整性問題的研究經(jīng)歷了幾十年,取得了很多重要的理論與技術(shù)成果,積累了豐富的經(jīng)驗(yàn)。很多信號完整性技術(shù)已比較成熟,已得到廣泛應(yīng)用。
　　
        電源完整性
　　

電源完整性主要指高速系統(tǒng)中,電源分配系統(tǒng)(powerdistribution system, PDS)在不同頻率上,阻抗特性不同,使PCB上電源層與地層間的電壓在電路板的各處不盡相同,從而造成供電不連續(xù),產(chǎn)生電源噪聲,使芯片不能正常工作。同時(shí),由于高頻輻射,電源完整性問題還會(huì)帶來EMC /EM I問題。在高速度、低工作電壓的電路中,電源噪聲的危害尤為嚴(yán)重。
　　

電源完整性的提出,源于在不考慮電源的影響下基于布線和器件模型而進(jìn)行信號完整性分析時(shí)所帶來的巨大誤差。
　　

相對而言,對電源完整性的研究起步較晚,理論研究和技術(shù)手段尚不夠成熟,是目前高速高密度PCB設(shè)計(jì)最大的挑戰(zhàn)之一。目前主要是采取一些通行的措施,在一定程度上,盡量減小由電源完整性問題帶來的不利影響。所采取的主要措施,一是優(yōu)化PCB的疊層、布局和布線設(shè)計(jì);二是適當(dāng)增加退耦電容。當(dāng)系統(tǒng)頻率小于300～400 MHz時(shí),在適當(dāng)?shù)奈恢迷O(shè)置合適的電容,有助于減小電源完整性問題的影響。但是,當(dāng)系統(tǒng)頻率更高時(shí),退耦電容的作用很小。在這種情況下,只有通過優(yōu)化PCB設(shè)計(jì)來減小電源完整性問題的影響。
　　
        EMC
　　

EMC ( electro-magnetic compatibility)通常定義為:“設(shè)備或系統(tǒng)在其電磁環(huán)境中能正常工作且不對該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力。”也有的定義為:“是研究在有限的空間、有限的時(shí)間和有限的頻譜資源條件下,各種用電設(shè)備(分系統(tǒng)、系統(tǒng),廣義的還包括生物體)可以共存并不至引起降級的一門科學(xué)。”
　　

EMC主要研究EM I ( electro-magnetic interference) 和EMS( electro-magnetic suscep tibility)兩方面的內(nèi)容。EM I的產(chǎn)生是由于電磁干擾源通過耦合路徑將能量傳遞給敏感系統(tǒng)造成的。它包括由導(dǎo)線和公共地線的傳導(dǎo)、通過空間輻射或通過近場耦合三種基本形式。
　　

電子產(chǎn)品的EMC非常重要,目前許多國家和地區(qū)都有嚴(yán)格的、齊全的EMC標(biāo)準(zhǔn),越來越多的電子產(chǎn)品必須通過相關(guān)的EMC測試認(rèn)證才能進(jìn)入市場。而且,隨著電磁環(huán)境的日益惡化,對電子產(chǎn)品的EMC要求會(huì)越來越高。
　　

相對而言, EMC問題最為復(fù)雜。當(dāng)上升(下降)時(shí)間( rise time or fall time)由5 ns減小為2.5 ns, EM I將提高約4倍。EM I的頻譜寬度與上升時(shí)間成反比1EM I的輻射強(qiáng)度與頻率的平方成正比1這類EM I輻射的頻率范圍約為數(shù)十MHz至數(shù)GHz。這些高頻對應(yīng)的波長很短, PCB上很短的連接線甚至芯片內(nèi)的互連線都可能成為高效的發(fā)射或接收天線,進(jìn)而引起嚴(yán)重的EMC問題。Henry Ott咨詢公司總裁Henry W Ott在東部PCB 設(shè)計(jì)研討會(huì)( PCB Design Conference-East)上的主題演講中強(qiáng)調(diào):“在高速設(shè)計(jì)的時(shí)代, PCB設(shè)計(jì)人員如果不更多地了解EMC問題,將會(huì)面臨許多意想不到的問題。”“由于設(shè)計(jì)速度更快,且無線設(shè)計(jì)已越來越普遍, EMC將成為一個(gè)更為巨大的挑戰(zhàn)。” 
由于EMC的復(fù)雜性,加上現(xiàn)代電子產(chǎn)品對EMC的要求越來越高, EMC技術(shù)將是一個(gè)需要長期研究的重要領(lǐng)域。目前預(yù)防和解決EMC問題,主要是遵循一些通行的PCB設(shè)計(jì)約束規(guī)則,但具體采用那些規(guī)則,效果如何,則必須具體問題具體分析,在很大程度上取決于設(shè)計(jì)人員的理論水平和實(shí)際經(jīng)驗(yàn)。