高速設(shè)計(jì)中的信號完整性分析問題解答_高都電子PCB技術(shù)中

一、您好：我看到很多SDRAM的數(shù)據(jù)、地址總線上都串接了小電阻（10歐姆到100歐姆）； 
1、這樣做的主要目的是什么？串接的電阻阻值應(yīng)該怎么來確定？ 
2、對于程序FLASH（比如NOR型的flash，access time＝70ns）的數(shù)據(jù)和地址總線需要這樣做嗎？
不知道你的具體的拓?fù)浣Y(jié)構(gòu)，我覺得主要是限制信號的反射和過沖的。這要根據(jù)你的拓?fù)浣Y(jié)構(gòu)以及芯片的驅(qū)動(dòng)能力及時(shí)序要求決定。

二、是TR or TF決定該線路是否為高速信號，在信號的測量中，我們經(jīng)常會(huì)發(fā)現(xiàn)信號的上升沿太緩慢,或出現(xiàn)抖動(dòng)，那么他究竟有什么因素決定呢? 與邏輯們本身的性能和負(fù)載大小有什么具體的關(guān)系，以前在作阻抗匹配的時(shí)候會(huì)發(fā)現(xiàn)加大了竄連珠智慧會(huì)增大TR.
決定因素很多，例如你的負(fù)載是否太重，你的匹配是否合適，芯片的驅(qū)動(dòng)能力等等。這個(gè)要分DC和AC來分析，我們在設(shè)計(jì)時(shí)主要看AC，驅(qū)動(dòng)外的負(fù)載在芯片Switch時(shí)，可等效為阻容電路，實(shí)際就是驅(qū)動(dòng)芯片對這個(gè)阻容的充放電能力。 加大串連電阻的阻值，RC電路的時(shí)間常數(shù)顯然會(huì)增加，你的上升下降沿自然會(huì)變緩。

三、在做AGND和DGND的分割時(shí)，隔離槽的寬度多少為合適？8mil是否足夠（falltime＝3ns）？
如果是Agnd和Dgnd的話，主要是看EMC的要求和加工的要求（防止短路），我們一般是50mil，8mil可能太小. Dear sir,

四、Could you tell me how to identify the reasons that cause SI problems from the waveforms of a signal? For example: it's cause by unmarched impadance, ect. 
Thank you!
It's difficult to identify the exact reasons just from the waveforms of a signal. Because the waveform is the total effect of all SI causes(noise). So you can just find the possible problems in your real design. Of course, if you just change one parameter(eg. termination resistor) you can get some rules of waveform. You can do some sweep simulation in some simulators to get some results.

五、我們在設(shè)計(jì)PCB時(shí)，將CPU的16位數(shù)據(jù)和24位地址總線用一個(gè)擴(kuò)展接口引出，以期望能擴(kuò)展多個(gè)其它外部設(shè)備?？偩€頻率最高可達(dá)40MHz。我們希望使用比較通用的連接器，因此打算采用PC104模塊上所使用的64pin長引腳連接器，引腳數(shù)量和擴(kuò)展功能都能滿足。 
請問專家：采用此連接器是否會(huì)制約總線的頻率？
采用連接器肯定會(huì)對這些信號的質(zhì)量有影響，但是否制約總線頻率，就要看設(shè)計(jì)的好壞了。在設(shè)計(jì)時(shí)，要考慮串?dāng)_，反射、以及時(shí)序，對于連接器來說，就需要很好的安排信號在連接器上的分布，以及兩邊PCB的走線。

六、有幾個(gè)名詞的定義我不是很清楚，就是： 
1、什么叫微帶線、帶狀線？ 
2、什么叫電長走線？ 
1 在PCB上，微帶線一般是指傳輸線只有一個(gè)參考平面的傳輸線，一般就是表層的走線；帶狀線一般是指在傳輸線的兩側(cè)都有參考平面的傳輸線。 
2 我也沒聽說過“電長走線”。

七、如果給一個(gè)SDRAM(rise time＝0.2ns)走數(shù)據(jù)總線，走線寬度6mil；過孔尺寸：外18mil，內(nèi)10mil；走線長度為1.2英寸； 
在上述情況下，您認(rèn)為最佳的過孔數(shù)量應(yīng)該是多少？計(jì)算的主要依據(jù)是什么？
過孔的影響主要是兩方面：一是影響信號質(zhì)量；二是影響信號的時(shí)序。這兩方面是互相影響的，彼此相關(guān)的。而且這些與你的芯片的電氣特性、PCB上的傳輸線以及厚度等是密切相關(guān)的。用仿真工具可以很容易看到過孔對信號的影響。如果你要計(jì)算的話，工作量是非常大的。

八、1、您不建議在走線密集的信號層大面積敷銅的主要考慮是什么？ 
2、如果我要對一些高頻信號（比如時(shí)鐘信號）用敷銅接地來與其他信號隔離，是否就在其走線周圍局部敷銅接地更好？
1 已經(jīng)是走線密集了，還怎么大面積敷銅？ 
2 如果你要對一些高頻信號進(jìn)行隔離，在這些信號的兩邊走地線就可以了，也不用敷銅。敷銅會(huì)占用較大的布線空間，而且效果未必好。

九、關(guān)于傳輸線的阻抗匹配我始終有些問題，比如一個(gè)USB的D+和D-信號（現(xiàn)在給他們端接的電阻都為22歐姆） 
1、這個(gè)22歐姆的匹配電阻是怎么計(jì)算得出的？ 
2、如果我將這兩個(gè)電阻去掉會(huì)對信號有什么影響？而如果我將其阻值改為50歐姆又會(huì)出現(xiàn)什么情況？ 
3、源端和負(fù)載端的阻抗是怎么計(jì)算的？怎么用他們來確定要用來匹配的電阻的值？
1 我對USB沒有仔細(xì)的研究，你說的端接是指源端端接？不過我想這個(gè)22歐姆的電阻主要是根據(jù)PCB上的走線以及USB芯片的電氣特性得出的。 
2 你說的端接是指源端端接的話，并且22歐姆是良好匹配，你去掉這個(gè)電阻會(huì)看到信號會(huì)有過沖。換成50歐姆，信號沿將變的很緩，影響USB的性能。 
3 源端和負(fù)載端的阻抗是芯片的特征，一般根據(jù)IBIS模型可以得出其相應(yīng)的特征。一般來說要求源端阻抗、傳輸線阻抗以及負(fù)載端的阻抗一致，如果不一致的話，就需要進(jìn)行匹配，匹配電阻的值，就是根據(jù)這幾個(gè)阻抗的差別來確定的。

十、我還是不太明白，難道SOCKET370的引腳定義可以自己定義使用嗎，INTEL應(yīng)該有完全的定義方式吧？哪里有SOCKET370的用戶手冊？ 
再問一個(gè)問題：數(shù)字地（電源）和模擬地（電源）有甚摸具體意義上的區(qū)別，它們兩個(gè)如何相互連通和使用。

你可以到intel的網(wǎng)站上去查找一下，你也可用google到internet 上去查找有關(guān)socket370的資料。 
關(guān)于數(shù)字地和模擬地主要是因?yàn)樗鼈兓亓鞯穆窂讲灰粯右约盀榱吮苊庀嗷ブg的干擾，需要對它們進(jìn)行分開布局布線，最后通過一點(diǎn)將它們連接起來。

十一、我現(xiàn)在有一個(gè)實(shí)例問題如下： 一個(gè)數(shù)碼相機(jī)用CCD的模擬電源輸入端AVDD1--AVDD5，這些pin腳都應(yīng)該給3.3V的輸入；現(xiàn)在是這么連接的，從AVDD1到AVDD5分別串接一個(gè)0歐姆電阻，然后才聯(lián)接到A3_3V；所有的去藕電容都是連接到A3_3V這一端，而不是直接連到AVDD1到AVDD5的pin腳上，中間被0歐姆電阻隔開了； 
1、我現(xiàn)在不明白為什么要串接0歐姆電阻，這樣的意圖是什么？如果是這樣的話，去耦電容將離CCD的AVDD1－－AVDD5這些管腳較遠(yuǎn)；這對信號質(zhì)量的影響是否較大？ 
2、把0歐姆電阻去掉，將AVDD和A3_3V直接相連，這樣是否更好？
是0歐姆電阻還是用的磁珠？ 如果是磁珠的話，那是為了防止兩邊的噪聲互相干擾。如果是0歐姆電阻的話，我也不清楚，估計(jì)只有設(shè)計(jì)人員才知道了。

十二、請教專家，什么叫做容性串?dāng)_和感性串?dāng)_？分別產(chǎn)生的原理以及對信號產(chǎn)生的影響如何？我們在設(shè)計(jì)高速PCB時(shí)又怎樣來減小這些串?dāng)_？應(yīng)該注意那些問題？
簡單地講，由于導(dǎo)體之間的互容參數(shù)而引入的串?dāng)_為容性串?dāng)_而由導(dǎo)體之間的互感分量而引入 
的串?dāng)_稱為感性串?dāng)_。其計(jì)算公式如下： 
感性串?dāng)_：

容性串?dāng)_： 
為了減少串?dāng)_可以采取很多措施，如拉大線間距，加匹配電阻，采用差分技術(shù)等等。

十三、Dear sir： 
I've encountered a problem recently about how to reduce the number of vias that used on a mobile phone PCB, because there are thousands of vias that connect the two or more ground/power planes together on this PCB,so it's very difficult to fabricate. Can help me and tell the rules how to reduce the "unwanted" vias? and, how to use vias to enhance the performance of the power/ground planes or the system?
It's necessary to place enough vias to ensure a good connectivity of gnd/pwr planes.From the point of EMI,as a rule of thumb, every lambda/20 should be placed a via.

十四、Dear sir, 
I want to know under what conditions the following requirement is the crucial one when layouting a differential pairs, keeping two traces: (1) equal length; (2)euqal space, and why? 
Thank you!
It's difficult to answer your question in one word or two.In general, it doesn't matter you change the length or space within your design margin, if it's out of your allowable range, each of two is crucial.　The best way is to simulate your different situations and compare the results.